« Very High Speed Integrated Circuit Hardware Description Language/Travail pratique/TP 3 » : différence entre les versions

{{principe|titre=Dernier rappel sur la convention de nos schémas|contenu=Tous les schémas présenteront le travail à réaliser sous forme fonctionnelle (quelles sont les entrées, quelles sont les sorties ?). Le bloc à réaliser en VHDL sera toujours coloré en bleu clair.}}

L'entité correspondant au schéma ci-dessus est donc :

library IEEE;

use IEEE.STD_LOGIC_1164.ALL;

aff : out std_logic_vector(3 downto 0));

end tp2;

 

PS2_Clk_M16 correspond à l'horloge [[w:Port_PS/2 |PS/2]] tandis que Clk_T9 est l'horloge globale ({{Unité|50|{{abréviation|Mhz|mégahertz}}}}) de la carte.

 

Les composants à implanter seront donc :

component Counter8

port(horloge,reset : in std_logic;

aff : out std_logic_vector(3 downto 0));

end component;

Pour chacun des composants on aura à réaliser une entité et une architecture. Remarquons que l'architecture de tp1 a été réalisée dans le [[../TP 1|TP {{numéro}}1]].

 

Voici sans autres explications la solution du TP2 :

library IEEE;

use IEEE.STD_LOGIC_1164.ALL;

q <= sigq;

end adflipflop;

auquel on ajoutera l'entité et l'architecture du TP1.