« Very High Speed Integrated Circuit Hardware Description Language/VHDL et machines à états algorithmiques » : différence entre les versions

 

Nous allons présenter maintenant le programme [[w:VHDL|VHDL]] réalisant cette partie. Commençons par l'entité :

library IEEE;

use IEEE.std_logic_1164.all;

clk: in STD_LOGIC);

end chemin_donnees;

 

Le lecteur perspicace aura remarqué la présence de e_A et e_B qui ne sont pas dessinés dans le schéma de la figure ci-dessus. Ces deux entrées sont destinées à mettre initialement des valeurs dans les deux [[w:Registre_(informatique)|registre]]s A et B.

 

Intéressons-nous maintenant à l'architecture où l’on retrouve un process par registre et un process par partie combinatoire :

architecture chemin_donnees_arch of chemin_donnees is

-- declaration des registres

s_T <= regT;

end chemin_donnees_arch;

Voila, vous savez tout maintenant sur notre chemin de données.

 

{{Solution|contenu=

'''Remarque''' : La partie séquenceur a été réalisée avec un outil automatique (à partir d'un dessin), d'où sa lourdeur.

library IEEE;

use IEEE.std_logic_1164.all;

'1';

end sequenceur_arch;

}}

 

 

Voici le programme VHDL correspondant :

-- programme VHDL correspondant au grafcet précédent

library ieee;

oCnt <= Cnt;

END agraf1;

Pour qu'aucune confusion ne soit possible, il faut mieux séparer le calcul de l'état futur de sa mise à jour. Ici, tout ce qui concerne le futur contient un "f" : xf0 est l'état futur de x0, Cmptf est l'état futur de Cmpt...

 

 

Voici donc le calcul du [[w:PGCD|PGCD]] avec un programme unique qui gère le [[w:Unité_de_contrôle|séquenceur]] et le [[w:Chemin_de_données|chemin de données]].

-- programme VHDL correspondant au calcul du PGCD

library ieee;

oT <= T;

END apgcd2;

Voici maintenant le résultat d'une simulation :